2026年，全球半导体行业的目光再次聚焦中国。5月25日，在2026上海IEEE国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式提出“韬（τ）定律”。
“韬”是希腊字母τ的音译，在物理学中代表时间常数，用于衡量系统反应速度。τ越大，系统反应所需时间越长，意味着速度越慢；反之，τ越小则系统速度越快。“韬定律”主张以“时间（τ）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则，即不再执着于晶体管尺寸的极致缩小，而是通过逻辑折叠等创新技术，构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
据何庭波透露，基于该定律，华为过去6年已成功设计并量产了381款芯片，覆盖光通信、5G、手机、自动驾驶、AI计算等各个领域。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，晶体管密度提升53.5%、能效提升41%、主频达到3.1GHz，综合等效性能接近台积电3纳米水平，到2031年前后，芯片的等效晶体管密度达到传统1.4纳米工艺所对应的同等水平。
“韬定律”提出的的关键在于从过去的 “单一技术维度竞争” 转向了“多维度技术体系竞争”，这是一场涉及技术路线、产业生态、市场逻辑的系统性革命。这场革命需要整个产业链的协同创新，它注定是一条更难走的路。就像何庭波说得那样：韬定律不是华为一家公司能完成的。未来十年，没有一个公司能完成所有答案。这需要学术界、工业界共同参与和探索。
毋庸置疑的是，“韬定律”是全球半导体产业半个多世纪以来，首个由中国科技企业原创且完整落地的理论框架，也是中国企业首次在国际顶级行业学术会议上提出具有全球产业指导意义的半导体技术演进原则。要理解“韬定律”究竟意味着什么，我们得先回到那个电子管还像灯泡一样发热，半导体还是一个冷僻物理名词的年代，找寻它的来时路。
壹
半导体简史：物理空间的持续压缩带来每一次跃迁
（一）什么是半导体
半导体是常温下导电性介于导体和绝缘体之间的物质，更关键的是，它的导电性可以人为精准控制，想让它通电就通电，想让它断电就断电。这种“可控导电”的独特特性，是它能成为芯片核心材料，实现计算与存储功能的根本原因。
从1833年到1874年，科学家陆续发现了半导体的电阻效应、光伏效应、光电导效应和整流效应，虽然这四个效应在1880年以前就先后被科学家发现，但半导体这个名词大概到了1911年才被科尼斯伯格和维斯首次使用。其后20多年，世界上出现了一些半导体应用案例。例如，1907～1927年美国的物理学家研制成功了晶体整流器、硒整流器和氧化亚铜(Cu2O)整流器等。1931年，硒光伏电池研制成功。1932年，德国先后研制成功硫化铅(PbS)、硒化铅(PbSe)和碲化铅(PbTe)等半导体红外探测器等。
（二）从电子管到晶体管
20世纪初的电子设备，核心元件是一种叫做“电子管”的器件。它由一个密封的玻璃管、内部的金属电极和抽成真空的环境组成。1904年，英国物理学家约翰·安布罗斯·弗莱明(John Ambrose Fleming)发明了世界上第一个电子管，它是一个真空二极管，是人类历史上第一只电子器件。真空二极管主要发挥整流和检波两大作用。整流让电子产品从依赖电池转向更稳定的电源系统。检波是从无线电波的载波信号中提取出音频、视频等有用信息，是收音机、电视机等接收设备工作的核心环节。1906年，美国工程师李·德·福雷斯特(Lee de Forest)在弗莱明真空二极管的基础上又多加入了一个栅极，发明了另一种电子管，它是一个真空三极管，使得电子管在检波和整流功能之外，还具有了放大和震荡功能。真空三极管被认为是电子工业诞生的起点，应用时期长达40多年。
然而，电子管有着致命的缺陷，如：体积大、功耗高、发热严重、寿命短、易碎。一台使用电子管的收音机可能有几个拳头大小，一台电子管计算机则需要占据整个房间。1946年2月14日诞生的世界上第一台通用电子数字计算机“埃尼阿克”就使用了约1.8万个电子管构成核心部件，整机重达30吨，占地面积约170平方米，功耗高达150千瓦，每次启动都会让周边灯光变暗，不仅占地方，还耗能高并极易损坏。更重要的是，电子管无法微型化——你不可能把玻璃管和金属电极缩到微米级别。电子管的缺陷，倒逼人类寻找更小巧、更稳定的电子元件。直到晶体管的发明才彻底改变了这一现状。
1947年，美国贝尔实验室的巴丁、布拉顿、肖克利三人发明了点触型晶体管，这是一个NPN锗(Ge)晶体管，他们三人因此项发明获得了1956年的诺贝尔物理学奖。1950年，当蒂尔和利特尔研究成功生长大单晶锗的工艺后，威廉姆·肖克莱(W.Shockley)于1950年4月制成第一个双极结型晶体管—PN结型晶体管，这种晶体管实际应用比点触型晶体管广泛得多。今天的晶体管，大部分仍是这种PN结型晶体管。这个仅有指甲盖大小的器件，它体积仅为电子管的百万分之一，功耗极低、稳定性更强、寿命更长。
晶体管的发明，被称为“20世纪最伟大的发明”，使得人类正式从电子管时代迈入晶体管时代，半导体产业的序幕就此拉开。
1954 年，硅晶体生长技术取得突破，硅凭借稳定性好、原料丰富等优势，逐渐取代早期的锗材料，成为半导体的核心基底材料，并一直延续至今。这也是美国北加州成为硅工业中心后，被称为“硅谷”的原因。
1956年，肖克利离开贝尔实验室，回到老家加州，创办了肖克利半导体实验室。1956年，八位年轻的科学家从美国东部陆续到达硅谷，加盟肖克利实验室。后来，由于肖克利管理不善，罗伯特·诺伊斯、戈登·摩尔等8位年轻人集体出走，创办了仙童半导体公司，这就是硅谷传奇的开端，也是半导体产业从美国东海岸向西海岸转移的起点。
（三）从半导体到芯片
1958年，德州仪器的年轻工程师杰克·基尔比（Jack Kilby）做了一个大胆的决定。当时，晶体管虽然比电子管小巧得多，但一个复杂的电路仍然需要大量独立的晶体管、电阻、电容通过导线连接在一起，体积依然庞大，可靠性也受限于焊接点的数量。基尔比想到了一个方法：为何不把这些元件全部做在一块半导体材料上呢？
1958年9月12日，基尔比在一块锗半导体上，把多个晶体管、电阻和电容集成在同一衬底上，通过内部的金属连线实现电路功能。于是，他制造出了世界上第一颗集成电路。这颗集成电路的诞生证明了：电路可以被“集成”，复杂功能可以在微小空间内实现。
同年，仙童半导体的罗伯特·诺伊斯独立发明了基于硅材料的集成电路。他使用了一种叫做“平面工艺”的技术，通过氧化、光刻、扩散等步骤，在硅片上制造晶体管并用铝膜进行互联。这种方法更适合大规模生产，成为了后世集成电路制造的标准流程。因为集成电路做出来像一小块方方正的薄片，因此也被叫做“芯片”。
早期集成电路多用TTL（晶体管-晶体管逻辑）技术，功耗高。20世纪60年代，MOS（金属氧化物半导体）技术成熟。1963年，仙童半导体的弗兰克·万拉斯和华裔科学家萨支唐首次提出CMOS（互补金属氧化物半导体）晶体管结构——用N型和P型MOS管互补工作，静态功耗极低。CMOS工艺成熟后迅速成为数字芯片的绝对主流，沿用至今。
1971年，美国英特尔公司推出全球第一个微处理器4004芯片。这款仅12平方毫米的芯片上集成了2300个晶体管，首次将运算器、控制器集成在单一芯片上，标志着计算机正式进入了微型化时代。同年，英特尔推出1kb动态随机存储器(DRAM)，标志着大规模集成电路出现。
1978年，英特尔发布了新款16位微处理器8086，其在8086上集成了约4万个晶体管，采用 HMOS工艺制造，开创了x86架构计算机时代。x86架构是一种不断扩充和完善的CPU指令集，也是一种CPU芯片内部架构，同时也是一种个人计算机(PC)的行业标准。在8086推出不久，英特尔还发布了其变化版本8088。1981年，IBM基于8088推出全球第一台个人计算机(PC)。从IBM PC机开始，PC真正走进了人们的工作和生活，它标志着计算机应用普及时代的开始，也标志着PC消费驱动芯片技术创新和产业发展的时代开启。
在20世界80年代，半导体产业迎来了另一个重要概念——SoC（System on Chip，系统级芯片）。设计师们不再满足于在芯片上只集成CPU，而是把内存、射频、图形处理、电源管理等功能模块统统整合到一颗芯片上。这使得智能手机、平板电脑等移动设备成为可能。ARM架构的低功耗设计，加上SoC的高度集成，让移动互联网时代得以爆发。
如今，芯片作为电子设备的心脏，在我们常用的手机、电脑、电视、汽车、家电里发挥着作用。数据显示，2025年，全球半导体市场规模接近8000亿美元。目前半导体市场主要分为集成电路、光电器件、分立半导体、传感器与执行器。其中集成电路（芯片）作为核心支柱，2025年市场规模达7852亿美元，增速最快的产品是人工智能芯片，市场规模为1060亿美元。
从电子管到晶体管，从晶体管到集成电路，从集成电路到微处理器，再到系统级芯片（SoC），半导体技术的每一次跃迁，都在持续压缩物理空间——而这种对物理空间的压缩，正是后来主导半导体技术发展60年的摩尔定律的核心内涵。
贰
摩尔定律：统治半导体工艺发展60年的行业定律
1965年，美国电子行业的权威杂志《电子学》为了庆祝创刊35周年，邀请一批行业专家写展望文章并预测一下未来的发展趋势。英特尔公司的联合创始人戈登·摩尔在受邀之列，当时，他还是仙童半导体公司的研发总监。随后，他发表了一篇题为《将更多元件塞进集成电路》的文章。他在文章中预测道：集成电路上可容纳的晶体管数量，每年大约翻一番。同时，每个晶体管的成本却在下降。他表示，这种趋势在未来十年仍将持续。这个预测后来被加州理工学院的卡弗·米德教授命名为“摩尔定律”。
起初，摩尔预测的是“每年翻一番”，1975年他修正为“每两年翻一番”，业界后来普遍接受的说法是“每18个月翻一番”，性能也随之翻番。
严格来说，摩尔定律并非一条物理定律，而是一个产业预测与发展路线图。这一定律的提出为半导体工艺制造商和设计师提供了指导原则。
摩尔定律的核心逻辑始终围绕“几何缩微”展开，就是把晶体管做得更小，在同样面积的硅片上塞进更多晶体管，从而实现芯片性能提升、功耗降低、成本下降的目标。
打个比方，比如芯片是一块地皮，晶体管是要建设在地皮上的快递驿站，快递员是电信号，你的任务是在这块地皮上最大限度地提升送货速度。摩尔定律的做法是：把每座驿站越做越小，驿站小了，同一块地皮就能塞进更多驿站；驿站之间的距离也近了，快递员从一个驿站跑到另一个驿站的时间就短了，送货速度自然就上去了，效率自然也就提升了。更重要的是，小站省材料、省电，成本反而更低。在电子设备里面就意味着电信号传播得越快，设备运行得就越快，使用体验就越好。
在过去的60年，摩尔定律成为全球半导体产业共同遵循的“游戏规则”。在技术层面，它推动半导体制程从微米级一路向纳米级狂奔。从0.5微米、0.35微米、0.25微米、45纳米、28纳米、14纳米，直到7纳米、5纳米。到了2022年，台积电已经实现3纳米芯片量产，2025年12月，台积电2纳米工艺芯片已于2025年第四季度如期量产。预计到2027年底，台积电风险试产1.4纳米工艺级的芯片，2028年下半年实现量产。可以看到，晶体管尺寸不断缩小，集成度呈指数级提升。1971年的4004处理器仅集成2300个晶体管，而如今的高端手机芯片，已集成上百亿个晶体管，集成度提升了数十万倍。
摩尔定律之所以有如此大的影响力，不仅仅是因为它预测的准确性，更因为它塑造了整个产业的预期和行为模式。芯片制造商们发现，如果不能按照摩尔定律的节奏推出更高密度、更低成本的产品，就会被市场淘汰。于是，整个产业都按照这个节奏投资、研发、迭代。我们可以看到，芯片性能的提升，催生了个人电脑、智能手机、云计算、人工智能等产业的发展；而这些产业的发展对芯片的性能提出了更高的要求，又倒逼企业加大研发投入，推动制程进一步微缩。这种循环，让半导体产业成为全球增长最快、技术最密集的行业之一。
叁
光刻机：半导体工业“皇冠上的明珠”
我们前文所说的制程工艺，简单来说，就是在硅片上制造晶体管、电路的全套精密流程，核心指标是制程节点（单位：纳米），节点数值越小，代表晶体管尺寸越小、集成度越高、性能越强。制程工艺的每一次突破，都离不开光刻机这个关键设备。如果说芯片设计是建筑师画图纸，那么光刻机就是施工队建房子。如果没有光刻机，再牛的设计也变不成芯片。
用胶片相机拍照的目标是把眼前的风景（图案）精确地投射到胶片上。而在在芯片制造中，光刻机扮演的正是这样一台超高精度的“投影相机”——其核心任务是将掩模版上的电路图案，通过光线以极高精度（通常按4倍比例缩小）“投影”并“曝光”到晶圆表面的光刻胶上。这一过程完成后，被曝光（或未被曝光，具体取决于光刻胶类型）的光刻胶会发生化学变化。后续的刻蚀（Etching）工艺就会根据这个光刻胶形成的“保护层”，在晶圆上刻蚀出实际的电路结构。这个“光刻-刻蚀”的组合拳会重复几十上百次，像盖楼一样，一层一层地把芯片造出来。
如果说整个芯片制造厂是一个庞大的精密机器，那么光刻机就是这台机器的“心脏”和“大脑”。光刻机的能力，直接决定了芯片的最小线宽，也就是“工艺节点”（比如28nm、7nm、5nm）。光刻机能画多细的线，就决定了芯片上能集成多少晶体管，直接关系到芯片的性能和功耗。
最早的光刻技术出现于1822年，法国人尼埃普斯做了一个实验。他在玻璃板上涂敷了可溶于植物油的天然沥青，然后覆盖一张印有图案的油纸放在阳光下暴晒，经过一段时间的暴晒之后，他发现透光部分的沥青就会变得很硬且不溶于溶剂，不透光的部分可以用松香和植物油将其洗掉，这个通过光来“刻印”图案的过程被视为光刻原理的雏形。此后，照相制版技术、印刷用光刻胶等工业应用相继出现，逐步为现代光刻工艺铺平了道路。
1955年，贝尔实验室开始尝试在硅片上制作更精细复杂的电路，当时这项技术被称为“照相雕版”或“蚀刻”。
1958年，美国物理学家杰伊·莱斯罗普在研究如何缩小晶体管时，突发奇想：既然显微镜的原本功能是把东西放大，如果把显微镜倒过来，那么某个很大的东西，肯定就会被缩小。按照这个原理，如果把一个芯片电路图放在显微镜的物镜那一端，肯定会在另一端，呈现出一个大大缩小的版本。然后，他又想到，摄影器材公司柯达，发明了一种制造胶卷的材料，叫感光树脂，遇到光之后，树脂就会发生化学反应，变硬，容易去除。那么，如果用一束光先穿过显微镜头上覆盖的芯片电路图，再打到覆盖着感光树脂的半导体材料表面，然后把这块半导体放到特殊的化学液体中洗一洗，那么半导体表面，被光照射过的感光树脂就会变硬脱落，下面的部分就被腐蚀，于是芯片电路图就这样，被精确地“刻”在了半导体表面，如同一个小型迷宫。接下来，再把磷、硼等材料注入这个小型迷宫，那么就会自动在每个节点，自然形成晶体管。
莱思罗普的这个制造微型芯片的想法，就被称为光刻，而曾经被用于制造胶卷的感光树脂，也有了一个新名字叫做光刻胶。莱思罗普的巧妙构思为光刻技术指明了方向。
1958年，仙童半导体的诺伊斯造出了第一台“步进重复”光刻照相机。1960年，美国GCA公司推出了第一台接触式光刻机，工作原理是把掩膜版直接贴在硅片上曝光，就像盖印章。接触式光刻机用的是汞灯发出的紫外光，波长436纳米（g线）和365纳米（i线），精度有限，仅能满足微米级图案的刻蚀需求。
随着芯片越来越复杂，晶体管越来越密集，接触式光刻机不够用了。行业迫切需要精度更高、效率更快的新方案。1978 年，美国GCA公司推出自动化步进投影式光刻机。步进投影的出现，让光刻从“野蛮复印”升级为“精密照相”，精度、良率、寿命全面提升。
真正的转折发生在80年代。1980年，日本尼康推出NSR系列步进式光刻机。依靠在相机与精密镜头的工艺积累和强化投影物镜制造，尼康光刻机的稳定性、可靠性、售后响应全面碾压美国厂商。1984年，尼康和GCA各占了全球光刻机市场约30%的份额，而这一年，一家名不见经传的小公司阿斯麦（ASML）在荷兰诞生了。1991年，阿斯麦推出PAS 5500光刻机，凭借出色的性能和可靠性赢得了市场份额。
20世纪90年代，光源波长的缩短成为技术竞争焦点。全行业达成了共识，必须抛弃汞灯，换上更短、更强的光源。准分子激光被搬进光刻机，深紫外光刻机（DUV）时代，正式开启。第一代DUV采用KrF 氟化氪准分子激光，波长 248nm，制程直接突破到180nm、130nm，人类第一次稳定进入真正的纳米时代。第二代DUV用ArF准分子激光，波长193nm，制程冲到90nm、65nm。2000年，阿斯麦抓住了逆袭的机会，推出双工件台 TWINSCAN 技术。传统光刻机只有一个工作台，测完一片、再曝一片，效率低下。ASML创造性地设计两块台板交替工作：一边对晶圆进行高精度测量，另一边同时曝光，效率、产能、良率全面领先。2008年升级的NXT TWINSCAN 平台进一步在速度与精度上实现突破，采用轻量化材料与磁悬浮驱动，运动更快、定位更精准，奠定其在高产能光刻机市场的优势。
随着光刻技术的发展，光源波长从365纳米降低到了193纳米，对应的制程也从800~250纳米减小到130~65纳米。随着摩尔定律的推进，下一个节点157纳米却一直做不出来。尼康等公司主张在前代技术基础上走稳健道路。而台积电的研究员林本坚在2002年召开的一次研讨会上详细阐述了利用波长为193纳米的紫外光透过水进行光刻的好处。他认为如果将波长为193纳米的激光在水中透射，波长会缩短到134纳米，这比157纳米光刻技术还要超前，这就是浸没式光刻技术。之后，林本坚去荷兰、德国、美国和日本作报告，说服厂商进行研发，然而只有阿斯麦这一家公司听从了林本坚的建议，开始研发浸没式光刻技术。2004年，阿斯麦与台积电共同研发出浸没式光刻机（ArFi），将193nm光源的有效波长缩短至134nm，支持从45纳米到7纳米的制程。2007年，阿斯麦进一步发布首台商用浸没式机型TWINSCANXT:1900i，加速了工艺演进，依托该突破，阿斯麦将市场份额提升至70%，一举成为全球光刻机市场的领导者。
荷兰半导体设备巨头阿斯麦（ASML）图片来源：阿斯麦官网
当芯片制造工艺进入5纳米及以下节点，传统光刻技术已无法满足需求，解决方案是极紫外光刻（EUV）。1997年，英特尔发觉到仅凭一两家企业想要攻克193nm光源问题无比困难，便说服了美国能源部共同发起了EUV LLC联盟，这个联盟包括英特尔、摩托罗拉、AMD等公司及美国三大实验室劳伦斯伯克利国家实验室（LBNL）、劳伦斯利弗莫尔国家实验室（LLNL）和阿贡国家实验室（ANL）。阿斯麦作为唯一的光刻设备生产商也加入EUV LLC联盟。在联盟成员的协同努力下，攻破了极紫外光刻技术。2006年，阿斯麦推出首台EUV原型机，2010年，阿斯麦造出了世界上第一台极紫外光刻机（EUV）“NXE3100”。 到了2016 年，支持5纳米及以下工艺第四代极紫外光刻机（EUV）机型NXE:3400B问世，并于2017年开始量产交付。如今，阿斯麦是全球唯一能够量产EUV设备的厂商。
EUV光刻机的研发堪称人类工业史上的奇迹。它的工作原理与传统光刻机不同：采用波长仅13.5纳米的极紫外光，通过复杂的光学系统，将芯片电路图案缩小数万倍，精准投影到硅片上，刻蚀出纳米级电路。一台EUV光刻机重达 180吨，包含超过10万个零件、4万个螺栓、2公里电缆，单台造价高达4亿美元，需要40个集装箱运输，安装调试就要一年。为了延续摩尔定律，阿斯麦已着手研发下一代Hyper NA EUV先进光刻机，有望将芯片工艺制程推进到0.2nm，为未来十年的芯片产业做准备。
肆
后摩尔时代的探索与华为的“换道超车”
过去60年，全球半导体产业基本都沿着摩尔定律发展。近年来，传统摩尔定律的红利开始消退，行业面临着物理和经济层面的双重危机。
从物理层面看，随着制程工艺进入2纳米级别，晶体管尺寸已逼近原子物理尺度，量子隧穿、漏电流、信号干扰、散热等物理难题集中爆发，单纯缩小器件尺寸已无法持续提升芯片性能。同时，原子级加工难度呈指数级上升，晶体管越来越小就需要光刻机在硅片上雕刻出比头发丝细几十万倍的电路，任何微小的杂质、振动、温度波动，都会导致芯片报废，良率大幅下降。
从经济层面看，先进制程的研发及产线建设成本呈指数级上涨。国际半导体咨询机构IBS的数据显示：7纳米芯片设计成本约2.49亿美元，5纳米约4.49亿美元，3纳米约5.81亿美元、2纳米约7.25亿美元，3纳米全掩模套组成本超5亿美元，单次流片测试费高达3000-5000万美元。同时，单条3纳米制程晶圆生产线投资近200亿美元，一座先进晶圆厂投资超过300亿美元，0.33NA EUV单价约1.5-2亿美元，下一代High-NAEUV单价飙升至3.5-4亿美元。这意味着每一代制程迭代，都要求企业投入更多资本、承担更高风险，中小公司几乎无力参与，仅台积电、三星、英特尔等巨头尚能维持技术领先。技术瓶颈与经济压力双重叠加，让整个产业陷入了集体焦虑。
更重要的是，进入AI时代，系统的瓶颈已经从计算速度转向了数据传输。在庞大的AI计算集群中，数据搬运的延迟和能耗，往往比计算本身还要高。互联延迟、访存拥堵成为常态。单个晶体管跑得再快，也弥补不了架构上的短板。
面对这些困境，行业开始了多元化的探索。比如，先进封装（如2.5D/3D封装、Chiplet 芯粒技术）是最主流的方向之一，核心逻辑是“不缩小单个芯片尺寸，而是把多个功能芯片（CPU、GPU、内存、射频等）堆叠并互连，形成一个完整的系统级芯片。台积电的CoWoS封装、英特尔的Foveros技术、AMD的3D V-Cache，都是这一思路的产物。再比如，用“非硅材料”替代硅基，探索碳化硅（SiC）、氮化镓（GaN）、石墨烯、碳纳米管等新型半导体材料。氮化镓（GaN）和碳化硅（SiC）在高频、高功率场景下表现优异；石墨烯，理论上可以做出原子厚度的晶体管；碳纳米管晶体管具有极高的电子迁移率。但这些新材料的大规模制造和集成，仍面临诸多挑战。新计算架构（如存算一体、类脑计算、量子计算）等，也成为了积极探索的方向。
AMD EPYC（霄龙）处理器 图片来源：AMD官微
然而，这些路径分散在产业的各个角落，各自发展，尚未被统一成一个清晰的战略框架。
这个时候华为站了出来，用“韬”定律形成统一的、可落地的指导框架——就像当年摩尔定律那样，告诉所有人“往哪走，怎么走”。
长期以来，美国提出摩尔定律、垄断EDA工具与高端芯片设计；荷兰阿斯麦拥有EUV光刻机，垄断高端设备；中国台湾台积电主导先进制程；韩国三星、SK海力士掌控存储芯片；日本垄断硅片、光刻胶等核心材料。而中国大陆却面临被“卡脖子”的困境。2018年以来，美国对中国半导体产业实施了一系列出口管制措施，限制先进芯片、制造设备、EDA软件等对华出口。荷兰阿斯麦的EUV光刻机被禁止向中国销售，甚至部分DUV光刻机也受到限制。美国还推动"Chip 4"联盟（美国、日本、韩国、中国台湾），试图构建排除中国大陆的半导体供应链。
2019年，华为被美国列入实体清单，从芯片设计到代工、从操作系统到高端零部件，只要能卡脖子的地方，几乎全部卡死。
这个时候，对于华为来说，沿着摩尔定律的技术路线显然已经走不下去了。想要活下去就必须换条路走。
“韬定律”就是在这样的背景下诞生的。何庭波在接受媒体采访时说：“当外部约束无法改变，解决问题的关键不在于等待条件变好，而在于要重新看这些（可利用的）条件，解决问题，与其被动等待对方放开限制，不如主动开辟新赛道，实现换道超车。”摩尔定律解决的是“如何在同样面积里塞进更多晶体管”，“韬定律”问的是“如何让每个晶体管在更短时间内完成更多工作”。前者是空间思维，后者是时间思维。前者依赖更贵的设备，后者依赖更聪明的系统设计。
“韬定律”一经发布，全网刷屏，媒体争相报道，各路人士现身解读。有人称其为“中国半导体第一次在全球顶级学术平台上试图定义产业发展原则”具有重大意义。
也有人发出生质疑的声音，他们认为，HBM在垂直方向上堆叠多个DRAM（动态随机存取存储器）重叠封装的3D技术、AMD公司现在倡导Hybird Bonding（混合键合，通过铜对铜直接金属连接与二氧化硅等介电材料）都采取了类似思路。华为只是对业界已有的路径进行了整合，更多的是一种营销叙事而非技术独创。英伟达CEO黄仁勋也表达了自己的看法，他认为，“韬定律”的发布，对华为来说是突破，但对台积电并不是威胁。台积电和台湾发展3D封装与芯片堆叠技术已长达10年，台积电的技术非常先进。华为使用这种技术，可以在不将半导体制程线宽变得更细的情况下，把晶体数量加倍，甚至增加3到4倍。这是一种非常好的技术，但台积电拥有这项技术已经10年。
“韬定律”的核心技术支撑，是“逻辑折叠”，可以看到，质疑的声音主要在于把逻辑折叠和2.5D/3D封装或其他技术混为一谈。逻辑折叠的本质是把芯片里负责逻辑运算的晶体管，在设计阶段就做成上下两层折叠。理论上说，层数多了，晶体管数量就多，运算速度就更快。
何庭波举了这样一个例子：一个城市要建更多的公园、学校、医院，但是城市会拥挤，上班通勤时间会变长，怎么解决？逻辑折叠就意味着是把城市的一个区域“叠”到另一个区域上面，两个区域间根据逻辑关系安装几百万台电梯，这样直达的距离不会太远，时间也变得节约，还可以提供更多的功能。在她看来，折叠与堆叠并不相同。堆叠更像是多个模块的封装连接，而折叠则更像是将一个原本平面的逻辑系统，在三维空间中重新设计。
华为半导体首席科学家廖恒进一步解释称，逻辑折叠的关键在于上下两层die（裸片）之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die（裸片）之间提供了约5000万个连接，其中约500万-1000万个被用于信号通信，远高于3D封装中两个die之间几万至几十万个连接的量级。当前，行业主流2.5D/3D封装的做法是先完成独立芯片设计，再将不同裸片连接在一起。裸片之间的Hybrid Bonding（混合键合，在极小空间内实现极高密度、低功耗的三维芯片堆叠）间距通常在7微米-10微米。但逻辑折叠通过约2微米的键合间距，以及极小的Gear Ratio（die内部金属层互连尺度与die间键合尺度之间的比例），实现了接近芯片内部互联级别的垂直连接，而不只是传统意义上的封装堆叠。好比，逻辑折叠上下两层die之间的连接，形容成两座城市之间的电梯系统。在当前主流2.5D/3D封装技术中，两层die之间通常只有几万到几十万个连接，类似于“两座城市之间只有几万部电梯”。但在麒麟2026的逻辑折叠设计中，相当于两座城市之间，拥有了500万到1000万部真正运送信息的电梯。
堆叠是一种后端封装技术，主要解决的是集成度和带宽问题。而逻辑折叠是在芯片设计的前端就进行的架构创新，重新规划了晶体管在三维空间中的布局，让原本平面的逻辑系统在垂直方向上重新设计。这不仅是封装技术的变化，更是对芯片设计方法论的颠覆。
华为反复强调：“韬定律”是一个贯穿器件、电路、芯片、系统层面的多层级协同优化体系。
器件层面：在于通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。华为的技术布局包括：优化晶体管的沟道材料与结构、降低源漏区的接触电阻、优化互联铜导线的阻挡层结构，通过这些技术细节的调整，在不缩小晶体管尺寸的前提下，大幅改善晶体管的本征性能，降低信号传输的基础损耗。
电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，将数字逻辑电路、模拟电路、存储单元等不同功能的电路模块，像折纸一样进行多层立体堆叠，再通过晶圆对晶圆（W2W）面对面混合键合技术，实现层间的垂直信号互连。华为公开的技术数据显示，逻辑折叠技术可将芯片上关键信号路径的传输走线长度缩短 50%~80%。据悉，在已量产的麒麟 2026 芯片上，混合键合的间距（pitch）达到了 1.5μm 级别，上下两层裸片之间的垂直互连连接点数量达到了约 5000 万个，其中约 500 万～1000 万个连接点被用于关键路径的信号通信 —— 这一互连规模，远高于行业主流 3D 封装技术中，两个裸片之间几万到几十万个连接点的量级，足以支撑立体堆叠架构下的高效信号传输。
芯片层面：通过芯粒（Chiplet）异构集成技术，将使用不同工艺制造的、具备不同功能的裸片，整合为一颗完整的芯片，实现性能的进一步跃升。其中的关键技术是华为自研的灵衢总线互联架构 —— 这一架构相当于在芯片内部为各个功能裸片搭建了高速通信 “主干道”，保证了不同裸片之间的高速数据传输。其中，对性能要求较高的逻辑运算裸片，可以使用成熟的 14nm 或 28nm 工艺制造；对存储、电源管理等对工艺精度要求相对较低的功能裸片，可以采用成本更低的 45nm 及以下工艺制造。这可以让华为在不依赖先进光刻机的前提下成功将14nm工艺的芯片性能提升到了传统7nm工艺的水平。
系统层面：核心是将芯片的架构设计，与下游整机系统的应用场景进行全链路协同优化。传统的芯片研发模式，是芯片设计企业先推出标准款芯片，再由下游整机厂商根据芯片性能参数进行适配设计。而韬定律的技术逻辑是从系统级应用场景反向定义芯片的技术规格需求：以华为昇腾 AI 芯片为例，其架构设计并非单纯追求芯片的主频或算力密度，而是基于人工智能大模型训练、推理的实际数据传输特征，对计算单元的布局、存储单元的堆叠设计和信号互连宽度进行针对性优化 —— 通过这种全链路的时空协同优化，进一步放大了芯片级创新的实际性能收益。
由此可见，“韬定律”提出的的关键在于从过去的 “单一技术维度竞争” 转向了“多维度技术体系竞争”，这是一场涉及技术路线、产业生态、市场逻辑的系统性革命。这场革命需要整个产业链的协同创新，它注定是一条更难走的路。就像何庭波说得那样：韬定律不是华为一家公司能完成的。未来十年，没有一个公司能完成所有答案。这需要学术界、工业界共同参与和探索。
就在华为发布“韬定律”的第二天，北京大学传来了好消息。北京大学集成电路学院5月26日发布消息称，在面向“韬定律”3D逻辑折叠设计的“真3D”EDA 方向取得关键进展。团队的工具已在开源工业级设计上完成系统验证，实例规模从约100万覆盖到约2470万。
华为的突破固然令人振奋，但从愿景到现实，华为和整个中国半导体产业需要面对的挑战一点也不少。把平面电路折叠到三维空间，散热问题如何解决？上下两层芯片之间的信号完整性如何保证？混合键合的良率能否达到量产要求？这些挑战没有一个是容易跨越的。2026年秋季即将发布的麒麟芯片，将是一次大规模市场检验，性能、能效、良率需要实际验证。届时，表现如何，我们拭目以待。
无论如何，我们必须承认“韬定律”的提出本身就是一种进步，它重塑了全球半导体演进范式。过去几十年，中国半导体产业一直在学习、模仿、追赶西方制定的规则，华为打破了这种格局。试图从“学习国际惯例”转向“定义行业规则”，从“技术跟随者”转向“规则制定者”，这是华为对规则话语权的争夺，更是中国科技自信的体现。它表示：中国芯片不必在其他人定义的规则里活着。更重要的是，在外部先进制造设备受限的背景下，华为给中国半导体产业提供了一条“成熟制程加系统优化”的差异化路线。
逻辑折叠技术并不会阻碍制程工艺的发展。未来，国内先进制造工艺一定会不断突破，工艺升级能让韬定律发挥出更强的能力，而这项创新，也能让新工艺的优势进一步放大。两者不是替代关系，而是互补关系。从电子管到晶体管，从晶体管到集成电路，从集成电路到微处理器，从摩尔定律到后摩尔时代的韬定律，每一次转折，都伴随着质疑、争议和突破。“韬定律”让中国半导体产业的发展找到了一条突围之路，只要方向是对的，慢一点也没关系，一直往前走，终归可以找到桥和路。
创新是一场马拉松，我们有理由相信，长路漫漫，行则将至；道阻且长，未来可期。只要自力更生，艰苦奋斗，中国半导体在不远的未来，终究会赢得伟大的胜利。
本文作者
赵丹丹
毕业于西北师范大学新闻学专业，前财经媒体资深主笔，创生文化研究员兼财经作者。
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